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| WWW.DBIT.CN 2008-7-14 8:27:12 来源:本站 编辑:东三省 |
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E.调节CPU倍频在北桥寄存器上也可以体现出来，但北桥芯片厂商出于稳定性考虑，往往把这一项设置为不可调节。
关于CPU方面的调节还有电压和外频调节。目前几乎所有的主板在BIOS中都可以很方便的调节，不赘述。
2.关于内存的北桥寄存器的修改
A．关于内存设计的几个方面
我们以目前应用广泛的184pin DDR内存为例。
DDR一个很重要的方面就是使用了Delay-Locked Loop (DLL，延时锁定回路即数据琐向环，锁定和调整内部时钟)来提供数据滤波信号（DataStrobe signal）。
数据有效时，存储控制器使用这个数据滤波信号来精确定位数据。每16位做一次输出（内存核心中的I/O寄存器在时钟信号上升沿时输出8位数据，在下降沿同样输出8位数据，数据在时钟的上升沿和下降沿都可以读取），并且同步来自不同的双存储器模块的数据。
DQS（Bi-directional Data Strobe双向数据控制引脚）指针在读周期由DDR发送，在写周期由控制器发送。
输入输出数据均参照DQS信号，用于数据对齐。DDR DRAM以差动时钟信号工作，使噪音干扰最小。 同时，DDR让内存控制器每一组DQ/DQS/DM与DIMM上的颗粒相接时，维持相同的负载，这样就减少了对主板的影响。
每个DIMM（DIMM，Dual In-line Memory Module双面引脚内存）槽最大支持的内存数值为寻址空间乘数据宽度。理论上，每个DIMM槽支持最大容量：4GB = 214 x 214 x 8 Byte。限于内存颗粒制造工艺，目前常用的DIMM槽的内存容量最大为1GB。
内存引脚分为：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。其中REGE引脚即为寄存器 (Registered) 允许信号。
B．SPD
SPD（SPD Serial Presence Detect 内存序列存储芯片），是8针TSSOP（Plastic Thin Small Outline Package）封装的串行存储EEPROM，容量2048bit。厂商用于存储内存芯片临界时钟参数、厂商参数相关特征参数。主板芯片组能通过SPD来准确设定内存工作状态。每个DIMM的SPD数据读写时钟线SCL和数据线SDA共享一条总线。
在每次读取该EEPROM的时，北桥芯片先向该芯片发送3位片选信号和8位地址信息。然后经过多条DIMM上的SPD信息协调，然后所选DIMM上的内存SPD芯片的信息就会被记录在北桥内存控制器的寄存器（Register）中。
C．Registered内存
标准化协会定义了两种DDR内存。一种是无缓冲DDR DIMM，主要应用在PC上。另一种是缓冲DDR DIMM，将PCB上PLL（Phase Locked Loop，锁相环，调节时序、增加时钟驱动力）与缓存寄存器（Register）结合在一起，解决了在服务器应用中随着DIMM槽的增多，内存系统各个引脚间的引线长度会产生较大差别，从而导致信号时序会产生错位的问题。
原理很简单，通过在内存上添加锁相环电路和寄存器，这样内存控制信号直接针对寄存器而不必直接针对数量庞大的内存芯片。降低了控制芯片负载，提高信号的质量，保证了数据同步。增强了系统的稳定性，但对于单个的读写访问，会滞后一个时钟周期。
如下图，内存寄存器和锁相环电路：
Register芯片的时钟信号由PLL提供。PLL有一个时钟输入，一个Feedback反馈输入，数个时钟输出和一个Feedback反馈输出。通过调节FBin和SDRAM的时钟相位差为零，使PLL时钟输入端和SDRAM的时钟输入端的相位差为零。PLL的两个输入间延迟为零，即FBin、CKin之间的相位差为零。同时所有输出（包括FBout之间）的相位差都为零。
Register芯片时钟输入相位与SDRAM时钟输入相位的延迟，可以调节PLL到Register的走线长度和输入电容来确保正常的地址、控制信号采样。这两个时钟间的延迟在设计设计过程中可以根据实际情况做出控制优化。Register芯片的时钟输入相位，在Raw card的设计中一般置为与SDRAM的时钟输入相位相同。
PLL电路对主板产生的时钟信号进行跟踪、锁定，使主板时钟电路与内存模组保持同步，同时确保信号驱动寄存器和内存芯片不产生时钟漂移。
例如，在AMD 760MPX芯片组搭建的SMP系统中，可以通过调节北桥中内存控制电路寄存器关于ECC的设置，来决定采用普通DDR内存还是采用Registered内存。
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